發(fā)放方式：每月15日?????
1.承擔(dān)芯片項(xiàng)目 SOC 系統(tǒng)級(jí)設(shè)計(jì)、集成設(shè)計(jì)、頂層和 IO 設(shè)計(jì)，拉通芯片各 CBB 及端到端實(shí)現(xiàn)流程。
2.開(kāi)發(fā) FPGA 原型平臺(tái)系統(tǒng)，支持芯片項(xiàng)目的 SoC 設(shè)計(jì)驗(yàn)證及 CBB 設(shè)計(jì)驗(yàn)證。
3.負(fù)責(zé)數(shù)字模塊開(kāi)發(fā)與交付，包括需求規(guī)格分解、方案設(shè)計(jì)、代碼實(shí)現(xiàn)、仿真驗(yàn)證、 SYN / STA 等端到端設(shè)計(jì)流程。
1.熟悉 Verilog 語(yǔ)言、 SOC 體系架構(gòu)、典型電路設(shè)計(jì)、具備數(shù)字邏輯開(kāi)發(fā)經(jīng)驗(yàn)。
2.或者熟練掌握 FPGA 邏輯設(shè)計(jì)方法，熟悉 FPGA 硬件特點(diǎn)，掌握 FPGA 版本設(shè)計(jì)， FPGA 問(wèn)題定位方法。
3.質(zhì)量意識(shí)好，善于溝通交流與合作。
4.2026屆畢業(yè)生。
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